cpld结构特点分析
CPLD是“复杂可编程逻辑器件”（Complex Programmable Logic Device）的缩写。是一种数字电路硬件设备。CPLD采用多级可编程逻辑门阵列（PAL）和可编程互连资源（PIR）的组合实现逻辑功能，具有小型化、灵活性高、低功耗等特点。
CPLD是一种数字电路中的可编程器件，具有灵活、高效、通用等优点，在数字电路设计中得到广泛应用。CPLD采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件。
cpld的工作原理
CPLD由触发器、逻辑单元、输入输出接口以及内部可编程互联网络组成。通过内部可编程互联网络的配置控制CPLD的逻辑电路，从而实现不同的数字电路功能。
cpld的特点
cpld具有编程灵活、集成度高、设计开发周期短、适用范围宽、开发工具先进、设计制造成本低、对设计者的硬件经验要求低、标准产品无需测试、保密性强、价格大众化等特点，可实现较大规模的电路设计，因此被广泛应用于产品的原型设计和产品生产(一般在10,000件以下)之中。几乎所有应用中小规模通用数字集成电路的场合均可应用CPLD器件。
CPLD由可编程逻辑的功能围绕一个可编程互连矩阵构成，由固定长度的金属线实现逻辑单元之间的互连，并增加了I/O控制模块的数量和功能。CPLD的基本结构可看成由可编程逻辑阵列（LAB），可编程I/O控制模块和可编程内部连线（PIA）等三部分组成。
可编程逻辑阵列（LAB）:由若干个可编程逻辑宏单元（Logic Macro Cell，LMC）组成，LMC主要包括与阵列、或阵列、可编程触发器和多路选择器等电路，能独立地配置为时序或组合工作方式。
每个宏单元一般由乘积项阵列、乘积项分配和可编程寄存器构成。每个宏单元有多种配置方式，各宏单元也可级联使用， 因此可实现较复杂组合逻辑和时序逻辑功能。对集成度较高的CPLD，通常还提供了带片内RAM/ROM的嵌入阵列块。
可编程互连通道主要提供逻辑块、宏单元、输入/输出引脚间的互连网络。输入/输出块（I/O块）提供内部逻辑到器件I/O引脚之间的接口。
逻辑规模较大的CPLD一般还内带JTAG边界扫描测试电路，可对已编程的高密度可编程逻辑器件做全面彻底的系统测试，此外也可通过JTAG接口进行在系统编程。
由于集成工艺、集成规模和制造厂家的不同，各种CPLD分区结构、逻辑单元等也有较大的差别。
cpld和fpga的区别
FPGA（Field Programmable Gate Array），是 “现场可编程门阵列 “的缩写。
FPGA由可编程逻辑块（CLB），输入/输出模块（IOB）及可编程互连资源（PIR）等三种可编程电路和一个SRAM结构的配置存储单元组成。
CLB是实现逻辑功能的基本单元，他们通常规则排列成一个阵列，散布于整个芯片中。
可编程输入/输出模块（IOB）主要完成芯片上的逻辑与外部引脚的接口，它通常排列在芯片的四周。
可编程互连资源（PIR）包括各种长度的连线线段和一些可编程链接开关，他们将各个CLB之间或CLB与IOB之间以及IOB之间连接起来，构成特定功能的电路。
FPGA提供了更大的复杂性和灵活性以及诸如片上RAM、时钟管理、DSP操作、乘法器等功能。另一方面，CPLD比FPGA消耗更少的功率，FPGA器件更有可能在应用变化的设计中被频繁使用。
相比之下，CPLD器件在需要简单的胶合逻辑和需要即时开启电路的应用中使用，因为FPGA由于要从外部ROM加载配置，最初的工作速度较慢。
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